Микропроцессорные системы ЭФУ АРХИТЕКТУРА 8-РАЗРЯДНОГО МИКРОПРОЦЕССОРА. - презентация

1 Микропроцессорные системы ЭФУ АРХИТЕКТУРА 8-РАЗРЯДНОГО МИКРОПРОЦЕССОРА

2 АРХИТЕКТУРА 8-РАЗРЯДНОГО МИКРОПРОЦЕССОРА Архитектура микропроцессора (микроархитектура) - логическая организация, определяемая возможностями МП по аппаратной и программируемой реализации функций, необходимых для построения микропроцессорной системы. Структура Формат управляющих слов Способы представления и форматы данных Набор операций Способы адресации Характеристики и назначение сигналов Доступ к узлам Реакция на внешние сигналы МП КР580ВМ80А: n-МОП, 5 х 5 мм 6 мкм 6 тыс. транзисторов +5 В, +12 В, -5 В, 1,25 Вт, до 2,5 МГц Однокристальный параллельный 8-разрядный МП с фиксированной системой команд. Особенности: Неймановская архитектура. Intel (I8085) г

3 СТРУКТУРА 8-РАЗРЯДНОГО МИКРОПРОЦЕССОРА

4 АРХИТЕКТУРА 8-РАЗРЯДНОГО МИКРОПРОЦЕССОРА Операционное устройство АЛУ: 8-разрядный комбинационный сумматор: 4 арифметических операций – сложение, сложение с переносом, вычитание, вычитание с заемом; 4 логические операции – НЕ, И, ИЛИ, искл.ИЛИ; циклический сдвиг. Аккумулятор А, десятичная коррекция РОН: Для данных 8 - р В, C, D, E, H, L Для адресов 16-р BC, DE, HL Регистр признаков S – знак Z – нуль AC– дополнительный перенос P – четность CY – перенос схемы управления и синхронизации на основе программируемой логики; регистр команд; управляющую память на основе программируемых логических матриц; буферные регистры адреса и данных; устройства, обеспечивающие работу МП в режимах прерывания и захвата магистрали; схемы для обеспечения обмена данными между узлами МП и внутренней шиной данных. PC 16-р программный счетчик (+1, +2, +3) Стек до 64 КБ с адресацией по словам LIFO (Last Input First Output) SP 16-р указатель стека (на младший байт слова) Управляющее устройство: SP-2 младший байт слова SP-1 старший байт слова SP младший байт слова SP+1 старший байт слова SP+2 чтение запись SZ0AC0P1CYCY

5 АРХИТЕКТУРА 8-РАЗРЯДНОГО МИКРОПРОЦЕССОРА Прямая. STA 1000Н; LDA 1003Н; SHLD 1006Н; LHLD 1009Н. 5 групп: Команды пересылки данных из регистра в регистр или память и из памяти в регистр. Арифметические команды: сложения, вычитания, инкремента и декремента. Логические команды: И, ИЛИ, исключающее ИЛИ, сравнение, сдвиг, инвертирование. Команды передачи управления и обработки подпрограмм. Команды ввода-вывода и управления. D7 D6 D5 D4 D3 D2 D1 D0 78 команд, включающих 245 инструкций КОП Операнд Операнд (мл. байт)КОП Регистровая. INC C; INX B; MOV A,B; PUSH H; XTHL Регистровая косвенная. STAX D; INR M; MOV M,A Непосредственная. MVI A,FFН; LXI H,1000Н; IN F8Н Значения: 0 – 255 или -128 – +127 со знаком Однобайтная команда Двухбайтная команда Способы адресации данных Система команд Операнд (ст. байт) Трехбайтная команда ОперандКОП Формат данных и команд

6 АРХИТЕКТУРА 8-РАЗРЯДНОГО МИКРОПРОЦЕССОРА Ожидание: на входе Готовность отсутствует, на выходе Ожидание. Прерывание: на входе Запрос прерывания на выходе, если EI, Подтверждение прерывания. RET в п/п обслуживания запроса возвращает в прерванную программу. Захват: на входе Захват, на выходе Подтверждение захвата Возврат в режим управления после снятия сигнала. Останов: Команда HLT. Выход из останова: Сброс - в режим сброса; Захват - в режим захвата; Запрос прерывания – в режим прерывания Режимы работы микропроцессора Ф1 Ф2 Синх М1М2 Т1Т2 Т3Т4 К внешним устройствам Временные диаграммы синхронизации Выполнение команд по тактам: 3…5 - машинный цикл. Команда: 1…5 машинных циклов (XTHL требует 18 тактов в 5 циклах). Сигнал Синх в каждом машинном цикле.

7 АРХИТЕКТУРА 8-РАЗРЯДНОГО МИКРОПРОЦЕССОРА Обмен данными Т1: состояние и адрес Т2: уст. Прием, анализ Готовность (Ожидание) Т3: данные Т4: снятие сигналов Состояние Данные Т1Т2 Тож Т3 Т4 Ф1 Ф2 Синх А15...А0 Д7...Д0 Прием Готов Ожидание Диаграммы основного цикла выполнения команды Диаграмма состояний машинного цикла