1 II.Средства проектирования цифровых устройств с использованием программируемых логических интегральных схем Архитектура интегральных схем с программируемой. - презентация

1 1 II.Средства проектирования цифровых устройств с использованием программируемых логических интегральных схем Архитектура интегральных схем с программируемой структурой (ПЛИС). Основы языка VHDL и Verilog. Процесс проектирования цифровых устройств с использованием ПЛИС.

2 V.I Архитектура интегральных схем с программируемой структурой (ПЛИС) Список дополнительной литературы: Грушвицкий Р. И., Мурсаев А. Х., Угрюмов Е. П. Проектирование систем на микросхемах с программируемой структурой, БХВ-Петербург, 2006, 708 с. Сергиенко А. М. VHDL для проектирования вычислительных устройств – К ЧП «Корнейчук», ООО «ТИД «ДС», 2003 – 208 с. Зотов В. Ю. Проектирование цифровых устройств на основе ПЛИС фирмы Xilinx в САПР WebPACK ISE. – М.: Горячая линия - Телеком, – 624 с. IEEE VHDL-93 Standard 2000 Revision Xilinx ISE Help Spartan-3 FPGA Family: Complete Data Sheet. Xilinx Inc. XC9500 CPLD Family: Complete Data Sheet. Xilinx Inc. 2

3 3 Классификация ИС по способу обеспечения функциональности

4 4 Эволюция ПЛИС

5 5 Преимуществами современных ПЛИС являются: Простота и малое время проектирования. Низкая стоимость разработки Сокращение используемого пространства печатных плат. Более низкая стоимость в с равнении с использованием отдельных интегральных схем средней степени интеграции Более продолжительное обращение продукта на рынке за счет возможности перепрограммирования. Возможность создание динамически реконфигурируемых устройств. К недостаткам можно отнести более низкую скорость работы ПЛИС в сравнении с ASIC, а также нерентабельность использования в крупносерийном производстве.

6 6 Сравнение проектов на ASIC, FPGA,PSoC ПоказательASICFPGAPSoC Быстродействиеочень высокоевысокое Плотность упаковки элементовочень высокаясредняяочень высокая Стоимость при единичном производствеочень высокаясредняя Стоимость при серийном производственизкаявысокаянизкая Невозвратимые затратывысокиенет Время разработкибольшоемалое Энергопотреблениенизкоевысокоенизкое Сложность разработкивысокаясредняя Время отладкиочень большоемалое Сложность тестированиявысокаянизкая Время производствабольшоесреднее Время выхода на рынокбольшоесреднее Возможности модернизации«жесткая» архитектурав нерабочем режимев рабочем режиме Риск изготовителяочень высокийнизкий Степень автоматизации процесса проектированиясредняявысокая Минимальный объем заказоввысокийнет

7 7 Программируемые логические матрицы

8 8 Программируемая матричная логика

9 9 Расширение функциональных возможностей ПЛМ и ПМЛ возможно с использованием: введения обратных и межэлементных связей, что позволяет наращивать количество термов функций; введения элементов памяти, что позволяет проектировать на ПМЛ и ПЛМ синхронные цифровые автоматы; программирования выходных буферов для выдачи выходных сигналов в прямом или инверсном виде; использования мультиплексоров для выбора альтернативных путей прохождения сигналов; репрограммируемых точек связи и памяти конфигурации, позволяющим перепрограммировать функциональность и связность частей ПЛМ и ПМЛ.

10 10 Структура базовых матричных кристаллов Типовые структуры макроячеек 1 - Базовые ячейки (БЯ); 2 - Промежутки между БЯ для прокладки трасс (транзитные соединения).

11 11 Классификация ПЛИС по типу программируемых связей

12 12 Архитектура сложных программируемых логических устройств (CPLD)

13 13 Структура макроячейки (на примере XC9500)

14 14 Структура ячейки ввода/вывода

15 15 Архитектура ПЛИС семейства кристаллов XC9500 ПРИМЕР

16 16 Функциональный блок CPLD (на примере XC9500) ПРИМЕР

17 17 Макроячейка (на примере XC9500) ПРИМЕР

18 18 Распределитель термов ПРИМЕР

19 19 Увеличение функциональности распределитель термов CPLD ПРИМЕР

20 20 Программирование распределителя термов CPLD ПРИМЕР

21 21 Схема распределения тактовых сигналов (на примере XC9500) ПРИМЕР

22 22 Программируемые вентильные матрицы (FPGA)

23 23 Структура КЛБ (на примере Spartan 3)

24 24 Структура блока типа SLICEL F1F2DM7CINSCOUT (CIN) (CIN) D = Ai xor Bi, M7 = Ai and Bi S = D xor CIN

25 25 Пример архитектуры FPGA (Spartan 3) ПРИМЕР

26 26 Конфигурируемые логические блоки с памятью (Spartan 3) ПРИМЕР

27 27 Организация логического блока с памятью в Spartan 3 ПРИМЕР

28 28 ПРИМЕР

29 29 ПРИМЕР

30 30 Блок управления синхронизацией (Spartan 3) ПРИМЕР

31 31 Устройство коррекции расфазирования синхросигналов (Delay Locked Loops) ПРИМЕР

32 32 Способы подключения устройств к DLL ПРИМЕР

33 33 Сеть распределения синхросигналов (Spartan 3) ПРИМЕР

34 34 Блок ввода/вывода FPGA Регистр DDR ПРИМЕР

35 35 Схема управления выходом с третьим состоянием ПРИМЕР

36 36 Устройство управления выходом ПРИМЕР

37 37 Устройство управления входом (Spartan 3) ПРИМЕР

38 38 Матрица коммутации КЛБ (Spartan 3) ПРИМЕР

39 39 Конфигурация ПЛИС (на примере Spartan 3) Конфигурация в режиме ведущего (Master) –Последовательная конфигурация (Master Serial) –SPI конфигурация с внешней Flash (Master SPI Flash) –SPI конфигурация с внутренней Flash (Master SPI Flash) –BPI конфигурация (Master BPI) –Параллельная конфигурация (Master Parallel) Конфигурация в режиме ведомого (Slave) –Последовательная конфигурация (Slave Serial) –JTAG конфигурация (JTAG) –Параллельная конфигурация (SelectMap)

40 40 Последовательная конфигурация (Master Serial) Схема конфигурирования по JTAG интерфейсу (3.3 V) ПРИМЕР

41 41 SPI конфигурация с внутренней Flash (Master SPI Flash) SPI конфигурация с внешней Flash (Master SPI Flash) ПРИМЕР

42 42 BPI конфигурация (Master BPI) Параллельная конфигурация (Master Parallel) ПРИМЕР

43 43 Последовательная конфигурация (Slave Serial) JTAG конфигурация (JTAG) Параллельная конфигурация (SelectMap) ПРИМЕР

44 44 Архитектура ПЛИС типа SOPC Варианты реализации библиотечных блоков: Soft - ядра. Firm - ядра. Hard – ядра. Назначение ядер: Память (ОЗУ, FIFO, кэш-память, …). АЛУ (умножители, …). Интерфейсная логика (JTAG, PCI, SPI, UART, …). МП и МК.

45 45 Power Supply CLK custom IF-logic SDRAM SRAM Memory Controller UART LCLC Display Controller Interrupt Controller Timer Audio Codec CPU (uP / DSP) Co- Proc. GP I/O Address Decode Unit Ethernet MAC Images by H.Walder Преимущества систем на плате: – использование хорошо проверенных серийных компонентов; – более простой процесс тестирования и отладки; – возможность замены неисправных компонентов; – низкая стоимость создания опытных образцов и малых серий. Системы на плате

46 46 Power Supply SDRAM SRAM LCLC Audio Codec EPROM Images by H.Walder Системы на кристалле

47 47 –возможность получения более высоких технических показателей (производительность, энергопотребление, массогабаритные характеристики); – более низкая стоимость при крупносерийном выпуске. – малые затраты на разработку и создание опытных образцов; – возможность многократной коррекции проекта, меньше вероятность переделки платы; – использование хорошо проверенных серийных изделий; – более простой процесс тестирования и отладки (возможность реализации и отладки «по частям»). Преимущества систем на кристалле:

48 48 Пример СнК на основе MicroBlaze Flexible Soft IP MicroBlaze 32-Bit RISC Core UART 10/100 E-Net On-Chip Peripheral Off-Chip Memory FLASH/SRAM LocalLink FIFO Channels 0,1…….32 Custom Functions Custom Functions BRAM Local Memory Bus D-Cache BRAM I-Cache BRAM Configurable Sizes Possible in Virtex-II Pro Arbiter OPB On-Chip Peripheral Bus Source: Xilinx