Программируемый делитель частоты для высокоскоростных систем ФАПЧ Быстрицкий Сергей Алексеевич, Воронежский государственный университет. - презентация

1 Программируемый делитель частоты для высокоскоростных систем ФАПЧ Быстрицкий Сергей Алексеевич, Воронежский государственный университет

2 2 Содержание Введение Блок ФАПЧ Структура РСЛОС (LFSR) Динамический триггер Загрузка модуля счета Схема фазоинвертора Моделирование деления на 3 Потребляемая мощность Выводы

3 3 Воронежский государственный университет Введение Основные характеристики делителя: Сфера применения делителя частоты – блок фазовой автоподстройки частоты (ФАПЧ) Рабочие частоты: до 1 ГГц Модуль деления: 1 – 512 Возможность изменения скважности Возможность деления на нечетные числа со скважностью 1:1

4 4 Воронежский государственный университет Блок ФАПЧ

5 5 Воронежский государственный университет Структура РСЛОС (LFSR)

6 6 Воронежский государственный университет Динамический триггер Не работает на низких частотах Во входной каскад встроен мультиплексор выбора данных

7 7 Воронежский государственный университет Загрузка модуля счета Цепь сравнения построена исключительно на n- МОП транзисторах

8 8 Воронежский государственный университет Схема фазоинвертора

9 9 Воронежский государственный университет Моделирование деления на 3 Входная частота 1,25 ГГц Входная частота 500 МГц

10 10 Воронежский государственный университет Потребляемая мощность При делении на 3 и больше наступает насыщение значения потребляемой мощности

11 11 Воронежский государственный университет Выводы Плюсы: Простота структуры Высокие рабочие частоты Деление на нечетные числа со скважностью 1:1 Снижение потребляемой мощности за счет использования динамической логики Минусы: Возникающие трудности при каскадировании делителей Утечки в статике при отсутствии сброса