АРХИТЕКТУРА СОВРЕМЕННЫХ ЭВМ Лекция 4: Цифровой логический уровень ВМиК МГУ им. М.В. Ломоносова, Кафедра АСВК Чл.-корр., профессор, д.ф.-м.н. Королёв Л.Н., - презентация

1 АРХИТЕКТУРА СОВРЕМЕННЫХ ЭВМ Лекция 4: Цифровой логический уровень ВМиК МГУ им. М.В. Ломоносова, Кафедра АСВК Чл.-корр., профессор, д.ф.-м.н. Королёв Л.Н., Ассистент Волканов Д.Ю.

2 2 План лекции Вентили Интегральные схемы Организация памяти

3 3 Уровни архитектуры Цифровой логический уровень Уровень микроархитектуры Уровень архитектуры набора команд Уровень операционной системы Уровень ассемблера

4 4 Вентили (a) Транзисторный инвертор (b) Вентиль НЕ-И (c) Вентиль НЕ-ИЛИ

5 5 Вентили и булева алгебра

6 6 Булева алгебра (a) Таблица истинности (b) Микросхема для (a)

7 7 Эквивалентность схем

8 8 Эквивалентность схем (2)

9 9 Реализация XOR

10 10 Электрические характеристики (a) Электрические характеристики устройств. (b) Позитивная логика. (c) Негативная логика.

11 11 Интегральные схемы An SSI chip containing four gates.

12 12 Основные интегральные схемы Комбинаторные схемы Арифметические схемы Тактовые генераторы

13 13 Комбинаторные схемы Мультиплексоры Декодеры Компараторы Программируемые логические матрицы

14 14 Мультиплексор Вход – 2^N Выход – 1 N – линий управления Выбранный вход соединяется с выходом

15 15 Мультиплексоры (2) 8-ми входовый мультиплексор

16 16 Декодеры Вход – n-разрядное число Выход – 1 одна из 2^N выходных линий

17 17 Декодер A 3-to-8 decoder circuit.

18 18 Компараторы Простой 4- битный компаратор

19 19 Программируемые Логические Матрицы 12-входов, 6-выходов Программируемая логическая матрица. Содержит плавкие перемычки.

20 20 Арифметические схемы Схемы сдвига Сумматоры Арифметико-логические устройства

21 21 Схемы сдвига A 1-bit left/right shifter.

22 22 Полусумматор (a) Таблица истинности для 1 бита. (b) Схема полусумматора. (a) (b)

23 23 Сумматор (a)Таблица истинности для сумматора. (b)Схема истинности

24 24 Арифметико-Логические Устройства 1-битовое АЛУ

25 25 Тактовые генераторы (a) Тактовый генератор (b) Временная диаграмма (c) Генерация асинхронных импульсов

26 26 Память Защёлки Синхронные SR-Защёлки Синхронные D-Защёлки

27 27 Защёлки

28 28 Синхронные SR-защёлки A clocked SR latch.

29 29 Синхронные D-защёлки A clocked D latch.

30 30 Триггеры (a) Генератор импульса (b) Временная диаграмма для 4 точек на схеме.

31 31 Спасибо за внимание!