Лекция 4. Асинхронная динамическая память DRAM Схемотехника ЭВМ ч.2 НАЦИОНАЛЬНЫЙ ИССЛЕДОВАТЕЛЬСКИЙ ТОМСКИЙ ПОЛИТЕХНИЧЕСКИЙ УНИВЕРСИСТЕТ Мальчуков Андрей. - презентация

1 Лекция 4. Асинхронная динамическая память DRAM Схемотехника ЭВМ ч.2 НАЦИОНАЛЬНЫЙ ИССЛЕДОВАТЕЛЬСКИЙ ТОМСКИЙ ПОЛИТЕХНИЧЕСКИЙ УНИВЕРСИСТЕТ Мальчуков Андрей Николаевич Томск – 20 13

2 МС динамической памяти 2 Первые ЗЭ динамической памяти были разработаны в 1967 году и содержали шесть полевых транзисторов. В 1972 году были созданы однотранзисторные ЗЭ. ЗЭ динамических ЗУ работает на основе хранения электрического заряда в конденсаторе. Вследствие токов утечки величина заряда с течением времени уменьшается и для сохранения информации необходима периодическая зарядка ёмкости от источника питания.

3 Схема ЗУ с однотранзисторным ЗЭ 3

4 Работа ЗЭ 4 Ёмкость ЗЭ складывается из ёмкостей конденсатора С, ёмкости шины столбца Шстолбца и ёмкости рn- перехода стока транзистора VT, соединенного с Шстолбца. Запись: на Шстроки подаётся 1, открывающая VT, вследствие чего происходит заряд/разряд конденсатора С до потенциала шины Шстолбца. Чтение: на Шстроки подается 1, открывающий VT, Шстолбца подключается к усилителю считывания, конденсатор С разряжается, если был заряжен, т.е. хранилась логическая 1, создавая в Шстолбца сигнал, который усиливается и подается на выход.

5 Структурная схема МС памяти DRAM 5

6 Работа МС памяти DRAM 6 Чтение: на вход ОЕ (Output Enabled) поступает строб вывода данных, затем подается адрес строки (первая часть полного адреса) и одновременно с ним сигнал выбора строки RAS (Row Address Strobe). DC адреса строки преобразует код адреса строки в сигнал на одном из выходов. Подаётся сигнал Ш строка на все ЗЭ этой строки одновременно. С незначительной задержкой после сигнала RAS на входы динамической памяти подается адрес столбца (вторая часть полного адреса) и сигнал выбора столбца CAS (Column Address Strobe). По этому сигналу бит выбирается записывается в буфер ввода/вывода динамической памяти в соответствии с адресом столбца, откуда подаётся на линию ввода/вывода.

7 Работа МС памяти DRAM 7 При считывании информации из ЗЭ происходит её разрушение (конденсатор разряжается, факт протекания тока разряда и фиксирует усилитель считывания), поэтому производится перезапись считанного бита.

8 Работа МС памяти DRAM 8 При записи информации в память подается строб записи данных WE (Write Enabled) и информация поступает на соответствующий элемент памяти со входа I/O. Конкретный запоминающий элемент задается адресом столбца и строки. Если данные в течение нескольких миллисекунд остаются невостребованными, то они будут утрачены, так как конденсаторы запоминающих элементов полностью разрядятся. Восстановление информации происходит при выполнении каждой операции чтения и записи. Для поддержания сохранности данных применяется регенерация (Memory Refresh) – регулярный циклический перебор всех ЗЭ (обращение к ним) с холостыми циклами.

9 Работа МС памяти DRAM 9 Рассмотренная МС памяти позволяет процессору одновременно считать/записать только один бит данных. Для повышения скорости обмена данными между процессором и памятью разработаны МС, имеющие 4,8,16,32 и т.д. линий ввода/вывода. Такие МС имеют соответственно 4,8,16,32 одинаковых матриц ЗЭ. При поступлении на входы МС адреса производится одновременное чтение/запись всех ЗЭ, находящихся по данному адресу, но в различных матрицах. В этом случае одновременно считывается/записывается сразу несколько бит информации. Например, если МС имеет 4 линий ввода/вывода (4 матриц ЗЭ соответственно), то процессор может считывать/записывать информацию по 4 бит одновременно. Schem2_lc_04.doc – пример схемы.

10 Глубина адресного пространства 10 Количество линий ввода/вывода определяет разрядность шины. Количество бит информации, которое хранится в ЗЭ каждой матрицы, называется глубиной адресного пространства (Аddress Depth) МС памяти. Общая ёмкость МС памяти определяется произведением глубины адресного пространства на количество линий ввода/вывода (разрядов).

11 Работа МС памяти DRAM 11 Для классических асинхронных DRAM цикл обращения включает указание адреса данных (RAS, выбор строки, CAS, выбор столбца), чтение/запись. Между CPU и МС памяти не должно быть временного рассогласования, обусловленного различным быстродействием этих структур. Для работы 4-х разрядной МС памяти с 32-х или 64-х разрядной системной шиной ЦП необходимо взаимодействие через контроллер памяти не с одной, а в данных случаях сразу с 8-ю или 16-ю МС памяти, организованными в банки памяти.

12 Контроллер памяти 12 Контроллер памяти (Memory Сontroller) является промежуточным устройством между системной шиной и модулями памяти. Он определяет тип установленных микросхем памяти, частоту системной шины, организует обмен данными между ЦП и памятью, задаёт различные работы памяти. Контроллер памяти в современных ПК интегрируется непосредственно в ЦП, обеспечивая свою работу на той же частоте, что и ЦП.

13 FPM DRAM 13 Микросхема FPM DRAM (Fast Page Mode Dynamic Random Access Memory) (память с быстрым страничным обменом) реализует страничный режим обмена. Сигнал CAS используется не только для адресации столбца, но и для указания времени, в течение которого будет выполняться считывание данных. Цикл чтения: активизация строки в матрице DRAM, затем активизация первого столбца адресуемой ячейки памяти, содержащей нужные данные. Каждый элемент данных требует подтверждения правильности, после чего данные необходимо передать и принять. Когда найден нужный элемент данных, столбец дезактивизируется и подготавливается к следующему циклу.

14 FPM DRAM 14 Это вызывает состояние ожидания, поскольку во время дезактивации столбца ЦП должен ждать завершения цикла памяти. Буфер ввода/вывода данных блокируется или до начала следующего цикла, или до запроса нового элемента данных. В случае FPM следующий столбец в строке активизируется в предположении, что следующий квант запрашиваемых данных находится в соседнем ЗЭ. Такая активизация следующего столбца приводит увеличению производительности только при последовательном чтении ЗЭ в конкретной строке.

15 FPM DRAM в сравнении с DRAM 15

16 EDO DRAM 16 EDO DRAM (Extended Data Output Dynamic Random Access Memory). Структурная схема EDO DRAM похожа на схему FPM DRAM. Отличие от FPM состоит в том, что в FPM линии ввода/вывода данных отключаются от системной шины, как только началось задание адреса следующего бита, а в режиме EDO линии остаются подключенными до окончания ввода нового адреса и соответственно начала вывода следующего бита. Вместо сигнала CAS для указания конца операции чтения используется сигнал ОЕ. Память EDO DRAM позволяет одновременно считывать данные и задавать адрес следующих данных, что в свою очередь сокращает длительность рабочего цикла.

17 EDO DRAM в сравнении с FPM DRAM 17

18 BEDO DRAM 18 BEDO DRAM (Burst Extended Data Output Dynamic Random Access Memory) – это разновидность микросхем EDO DRAM. В отличие от EDO в микросхему BEDO добавлен специальный генератор номера столбца. После первого поступления на вход микросхемы адреса ЗЭ и сигналов RAS и CAS для последующих четырех столбцов сигнал CAS генерируется внутрь микросхемы, что приводит к уменьшению задержек в цикле последовательного чтения данных (массивов).

19 EDRAM и CDRAM 19 Микросхемы памяти EDRAM (Enhanced DRAM) как и микросхемы памяти CDRAM (Cache DRAM), содержат некоторое количество ЗЭ статической памяти (кэш), имеющей малое время доступа (10 нс). Такая организация позволяет повысить производительность.

20 Асинхронная динамическая память 20 Работа асинхронных МС памяти DRAM не синхронизирована с частотой работы системной шины. Асинхронные микросхемы имеют только информационные входы и срабатывают непосредственно после изменения сигнала на входах. Сигнал на выходе появляется через некоторое время, которое регламентируется для каждого типа МС памяти DRAM, однако, может изменяться в зависимости от температуры, от старения полупроводниковых элементов. Основными недостатками асинхронных МС памяти являются низкие быстродействие и помехоустойчивость.

21 Лекция 4. Асинхронная динамическая память DRAM Схемотехника ЭВМ ч.2 НАЦИОНАЛЬНЫЙ ИССЛЕДОВАТЕЛЬСКИЙ ТОМСКИЙ ПОЛИТЕХНИЧЕСКИЙ УНИВЕРСИСТЕТ Мальчуков Андрей Николаевич Томск – 20 13