МИКРОПРОЦЕССОРЫ С ЭЛЕМЕНТАМИ АРХИТЕКТУРЫ IA-64 Курсовая работа Желинского А.Н. - презентация

1 МИКРОПРОЦЕССОРЫ С ЭЛЕМЕНТАМИ АРХИТЕКТУРЫ IA-64 Курсовая работа Желинского А.Н.

2 О себе Над курсовой работой трудился я, Желинский А.Н… Было потрачено много времени на поиск и переработки этой информации вследствие того, что крупнейшие производители компьютеров боятся делится информацией об архитектуре процессоров, да бы избежать проблем с конкурентами. На главную

3 Цель Нашей целью будет сравнение микропроцессоров предыдущего поколения с новыми IA-64. А так же выясним что же кроме «64-битности» дает нам новое изделие? На главную

4 План: 1) Архитектура IA64 2) Основные отличия архитектуры INTEL х86 И INTEL ARCHITECTURE-64 3) Процессор Intel® Itanium® 2 На главную

5 Архитектура IA-64 Архитектура, известная под названием Intel Architecture-64 (IA-64), полностью "порывает с прошлым". IA-64 не является как 64-разрядным расширением 32-разрядной архитектуры х86 компании Intel, так и переработкой 64-разрядной архитектуры Precision Architecture (PA)-RISC компании HP. IA-64 представляет собой нечто абсолютно новое - передовую архитектуру, использующую длинные слова команд (long instruction words -- LIW), предикаты команд (instruction predication), устранение ветвлений (branch elimination), предварительную загрузку данных (speculative loading) и другие ухищрения для того, чтобы "извлечь больше параллелизма" из кода программ. На главную

6 Архитектура IA-64 Наиболее кардинальным нововведением IA-64 по сравнению с RISC является "явный параллелизм команд, где "явный" означает явно указанный при трансляции (EPIC - Explicitly Parallel Instruction Computing), привносящий в IA-64 некоторые элементы, напоминающие архитектуру "сверхбольшого командного слова" (VLIW - Very Large Instruction Word). В обеих архитектурах явный параллелизм представлен уже на уровне команд, управляющих одновременной работой функциональных исполнительных устройств (ФИУ). Соответствующие "широкие команды" Intel назвала связками (bundle). EPIC – это не параллельные вычисления, для которых используются два и более процессоров, это относится к возможности выполнить несколько команд за один такт на одном процессоре. Эффективность работы этой технологии сильно зависит от качества разработанных для неё компиляторов, а также оптимизации под такие вычисления выполняемого софта. На главную > ">

7 Архитектура IA-64 Связка имеет длину 128 разрядов (рис). Она включает 3 поля - "слота" для команд длиной 41 разрядов каждая, и 5-разрядное поле шаблона. Предполагается, что команды связки могут выполняться параллельно разными ФИУ. Возможные взаимозависимости, препятствующие параллельному выполнению команд связки, отражаются в поле шаблона. Не утверждается, впрочем, что параллельно не могут выполняться и команды разных связок. На главную > ">

8 Сравнение IA-64 и традиционных архитектур На главную > CISCRISCIA-64 отсутствие явного параллелизма, код последовательныйявный параллелизм, код содержит указания о взаимосвязях между инструкциями распараллеливание возлагается на процессор, оно весьма ограничено и требует больших аппаратных ресурсов распараллеливание возлагается на компилятор, процессор получает "готовый к употреблению" параллельный код предикаты отсутствуютпредикаты позволяют минимизировать ветвления и сократить длину кода переменная длина и большое число команд разного типа усложняют декодирование фиксированная длина и малое число типов команд упрощают декодирование инструкции довольно разнообразны, что уменьшает потребность в условных ветвлениях Сокращенный набор команд приводит к большому числу условных ветвлений, что снижает эффективность спекулятивного выполнения инструкции довольно разнообразны, что уменьшает потребность в условных ветвлениях и повышает эффективность спекулятивного выполнения

9 Сравнение IA-64 и традиционных архитектур Как видно из приведенной таблицы, новая архитектура имеет ряд преимуществ перед традиционными принципами построения микропроцессоров. Причем IA-64 унаследовала лучшие черты как RISC так и CISC-архитектур. На главную >

10 Процессор Intel® Itanium® 2 На главную > Организация микропроцессора Itanium

11 Процессор Intel® Itanium® 2 Структура процессора представлена на рисунке. В процессоре имеются файлы "сдублированных" исполнительных функциональных устройств и связанных с ними регистров. Последние содержат множество портов чтения и записи, и связаны с памятью, под которой понимается вся иерархия от кэша верхнего уровня до оперативной памяти. Такой подход позволяет строить "внутренне масштабируемые" МП: число ФУ, и, следовательно, уровень параллелизма, может возрастать по мере развития технологии производства. В архитектуре IA-64 значительно возросло количество ресурсов различного назначения, включая большой набор регистров общего (РОН) и специального назначения. Это значительно сокращает частоту обращения к памяти для загрузки и выборки промежуточных данных. На главную > ">

12 Процессор Intel® Itanium® 2 В архитектуре IA-64 значительно возросло количество ресурсов различного назначения, включая большой набор регистров общего (РОН) и специального назначения. Это значительно сокращает частоту обращения к памяти для загрузки и выборки промежуточных данных. В Itanium имеется разрядных РОН, каждый из них содержит дополнительный разряд NaT (Not a Thing), который указывает, является ли значение в регистре достоверным. Установку этого разряда могут производить команды исполнения по предположению. Конвейер вычислительного ядра включает 10 ступеней, обрабатывает команды в порядке их расположения в программе и функционально разделен на 4 блока: 1) Блок выборки команд обеспечивает выборку и предвыборку до 6 команд за такт, устанавливает иерархию ветвлений, связывает буфера и содержит три ступени; 2) Блок доставки команд обеспечивает диспетчирование до 6 команд на 9 портах, переименование регистров, управление регистровым стеком, содержит две ступени; На главную >

13 Процессор Intel® Itanium® 2 3) Блок доставки операндов обеспечивает связь блока регистров с памятью и АЛУ, наблюдение и управление состоянием регистров, предсказание зависимостей, содержит две ступени;. 4) Блок исполнения управляет работой нескольких комплектов однотактных АЛУ и устройств обращения к памяти. Один комплект содержит целочисленное АЛУ, плавающее АЛУ, АЛУ ММХ для целочисленных вычислений и SIMD АЛУ для плавающей точки. Предполагается, что на первых этапах таких комплектов может быть до четырех. Кроме того блок исполнения обеспечивает упреждающую выборку данных, обработку предикатов, выполнение ветвлений, содержит три ступени. Аппаратура для выполнения операций с плавающей точкой содержит 82-разрядное АЛУ, которое обеспечивает поддержку вычислений в широком диапазоне числовых применений. Два конвейеризованных вычислительных блока с расширенной точностью для умножения с накоплением FMAC обеспечивают до 4 плавающих операций за такт. Для 3D графики введены два дополнительных FMAC с одиночной точностью, которые в режиме ОКМД выполняют до 8 операций за такт. Имеется кэш уровня L3 на 4 Мбайта, кэш уровня L2 и разрядных регистра общего назначения. Скорость обмена между кэш L2 и L3 составляет 2 операнда двойной точности за такт, а между L2 и регистрами – 4 операнда за такт. На главную >

14 Процессор Intel® Itanium® 2 HP rx5670 server 4 процессора Intel Itanium 2 с частотой 1,5 GHz, кэш память: L3 6MB, L2 256 KB, L1 32KB (16KB инструкции, 16KB данные) На главную >

15 Процессор Intel® Itanium® 2 HP rx2600 Cluster (Itanium 2, 1.0 GHz) 2 процессора Intel® Itanium® 2 с частотой 1.0 GHz, кэш память: L3 3MB, L2 256 KB, L1 32KB (16KB инструкции, 16KB данные) На главную >

16 Заключение За предоставленную информацию благодарю разработчиков сайта Эти люди смогли большими усилиями изъять драгоценную информацию из корпорации Intel®, за что им большое спасибо! На главную >

17 Источники: 1) Николай Дорофеев, «Архитектура IA64» 2) 3) Андрей Щукин, «Анализ производительности 64- и 32-разрядных многопроцессорных вычислительных систем в программном комплексе вычислительной гидрогазодинамики STAR-CD», На главную R22610R44620