Программируемые логические устройства Классические ПЛМ. - презентация

1 Программируемые логические устройства Классические ПЛМ

2 Способы достижения универсальности компонентов Программный. СБИС обрабатывают цифровые данные по заданной программе (микропроцессоры). Аппаратный. Состав и назначение СБИС определяется конечным приложением (программируемая логика).

3 Программируемые логические матрицы (ПЛМ) Основой ПЛМ служит последовательность программируемых матриц элементов И и ИЛИ. В их структуру входят также блоки входных и выходных буферных каскадов (БВх и БВых).

4 Программируемые логические матрицы (ПЛМ) Основными параметрами ПЛМ являются число входов m, число термов l и число выходов n. Терм – конъюнкция, связывающая m входных переменных, представленных в прямой или инверсной форме. Число формируемых термов равно числу конъюнкторов (числу выходов матрицы И). Термы подаются на входы дизъюнкторов (входы матрицы ИЛИ), формирующих n выходных функций. ПЛМ реализует дизъюнктивную нормальную форму (ДНФ).

5 Схемотехника ПЛМ Упрощенный вид биполярной ПЛМ Цепь выработки термов – диодная схема И Матрица ИЛИ формируется транзисторами, включенными по схеме эмиттерных повторителей

6 Схемотехника ПЛМ Воспроизведение скобочных форм переключательных функций – для этого в ПЛМ должны присутствовать обратные связи

7 Схемотехника ПЛМ Для формирования прямого или инверсного выходного сигнала используются сумматоры по модулю 2

8 Схемотехника ПЛМ Расширение возможностей ПЛМ с использованием элементов ввода/вывода с тремя состояниями

9 Схемотехника ПЛМ Добавление к комбинационной части триггеров позволяет создавать устройства с памятью

10 Обобщенная структура классической ПЛМ

11 Дальнейшее развитие ПЛМ Недостаток классических ПЛМ – фиксированная настройка выходных макро ячеек. Совершенствование архитектуры выходных макро ячеек привело к созданию универсальных ПЛМ.

12 Архитектура логической ячейки классической универсальной ПЛМ

13 Архитектура классической универсальной ПЛМ

14 Сложные программируемые логические интегральные схемы (CPLD) СПЛИС (CPLD ) являются дальнейшим развитием структур ПЛМ Архитектурно CPLD состоят из центральной коммутационной матрицы, множества функциональных логических блоков (универсальных ПЛМ) и блоков ввода/вывода на периферии кристалла. Ведущими производителями CPLD являются компании ALTERA, Xilinx, Atmel, Vantis, Cypress Semicond. и др.

15 Структура CPLD

16 Логическая ячейка CPLD

17 Блок ввода/вывода CPLD

18 Программируемая матрица соединений CPLD

19 Сравнительные характеристики семейств CPLD

20 Базовые матричные кристаллы (БМК) БМК относятся к полузаказным ИС. Это полуфабрикат, придание которому индивидуального характера происходит на заключительных стадиях производства СБИС. Основа БМК – совокупность регулярно расположенных на кристалле базовых ячеек (БЯ), между которыми могут располагаться свободные зоны для создания соединений (каналы). БЯ содержат группы нескоммутированных элементов (транзисторов, резисторов и др.). В периферийной области кристалла располагаются ячейки ввода/вывода.

21 Различные структуры БМК Базовая ячейка (1) и каналы связи (2) БМК. Канальная структура БМК (а, б). Бесканальная структура БМК (в). Изменяемая структура БМК (г) – с переменной длиной ячейки.

22 Терминология, относящаяся к БМК Базовая ячейка (БЯ) – набор схемных элементов, регулярно повторяющихся на определенной площади кристалла. Элементы могут быть нескоммутированными или частично скоммутированными. БЯ внутренней области называются матричными, периферийной области – периферийными.

23 Терминология, относящаяся к БМК Способы организации ячеек БМК: - Из элементов МБЯ может быть сформирован один логический элемент, а для реализации более сложных функций используются несколько ячеек; - Из элементов МБЯ может быть сформирован любой функциональный узел, а состав элементов ячейки определяется схемой самого сложного узла. Функциональная ячейка (ФЯ) – функционально законченная схема, реализуемая путем соединения элементов в пределах одной или нескольких БЯ.

24 Терминология, относящаяся к БМК Библиотека функциональных ячеек – совокупность ФЯ, используемых при проектировании БИС. Создается на этапе разработки БМК и предоставляет разработчику готовые схемотехнические решения. Эквивалентный вентиль (ЭВ) – группа элементов БМК, соответствующая возможности реализации логической функции вентиля (обычно – двухвходовый элемент И-НЕ или ИЛИ-НЕ). Используется для оценки логической емкости БМК. Каналы трассировки – пути размещения межсоединений в БМК.

25 Терминология, относящаяся к БМК Пример библиотеки функциональных ячеек БМК фирмы Actel

26 Терминология, относящаяся к БМК Внутренняя область кристалла (ВО) окружена периферийной областью (ПО), расположенной по краям БМК. В периферийной области расположены специальные ПБЯ, набор схемных элементов которых ориентирован на решение задач ввода/вывода сигналов, а также контактные площадки (КП).

27 Программируемые пользователем вентильные матрицы (FPGA) Топологически сходны с канальными БМК Во внутренней области размещается множество регулярно расположенных идентичных конфигурируемых логических блоков (КЛБ) Между КЛБ проходят трассировочные каналы На периферии кристалла расположены блоки ввода\вывода

28 Структура FPGA

29 Структура логического блока FPGA Свойства и возможности FPGA зависят в первую очередь от характера их КЛБ и системы межсоединений В качестве КЛБ могут использоваться: - транзисторные пары (SLC – Simple Logic Cells); - мультиплексоры; - программируемые ПЗУ (LUTs – Look-Up Tables)

30 Структура логического блока FPGA Пример логического блока на основе транзисторных пар Реализуемая функция:

31 Структура логического блока FPGA Пример логического блока на основе мультиплексоров Реализуемая логическая функция:

32 Структура логического блока FPGA на основе ПЗУ

33 Блок ввода/вывода FPGA

34 Система соединений FPGA

35 Структура переключательного блока (PSM) FPGA

36 Дополнительные блоки FPGA Встроенные блоки памяти (небольшого объема) – 16 х 1 или 32 х 1 бит

37 Дополнительные блоки FPGA Блок интерфейса граничного сканирования (JTAG) – для отладки и конфигурирования FPGA

38 Характеристики семейства FPGA Микросхемы FPGA построены по SRAM-технологии и требуют загрузки управляющей (конфигурационной) программы либо из внешнего ПЗУ, либо из другого устройства Широко используются при построении реконфигурируемых систем, при решении задач логической эмуляции, и пр.

39 Характеристики семейства FPGA

40 Системы на кристалле (SoC) Предпосылки появления «Систем на Кристалле» (System-on-Chip): - уменьшение топологических норм проектирования; - повышение уровня интеграции ПЛИС (несколько млн ЭВ); - повышение быстродействия ПЛИС (более 600 МГц). Возможность разместить на кристалле целую систему: - процессорная часть; - память; - интерфейсные схемы и др.

41 Системы на кристалле (SoC) Архитектурные особенности SoC: - наличие универсальных программируемых блоков, позволяющих реализовать любое устройство (generic); - наличие специализированных областей (аппаратных ядер), выделенных на кристалле для определенных функций (hardcores). Введение специализированных аппаратных ядер сокращает площадь кристалла при реализации сложных функций и увеличивает быстродействие.

42 Системы на кристалле (SoC) К специализированным ядрам относятся: - блоки ОЗУ с возможностью изменения организации памяти, выбора асинхронного и синхронного режима работы и др.; - умножители; - схемы интерфейса (JTAG, PCI и пр.); - схемы формирования тактовых сигналов (PLL, DLL).

43 Структура SoC

44 Логическая ячейка SoC

45 Режимы настройки логической ячейки

46 Арифметический режим работы

47 Организация регистровой цепочки

48 Объединение логических ячеек в логический блок

49 Блок памяти SoC

50 Конфигурационные возможности блока памяти

51 Устройство коррекции ошибок для блока памяти

52 Блок памяти в режиме сдвигового регистра

53 Арифметический блок SoC

54 Архитектурные особенности арифметического блока

55 Последовательная загрузка данных в арифметическом блоке

56 Формирование обратной связи в арифметическом блоке

57 Блок управления тактовыми сигналами SoC

58 Структура блока PLL SoC

59 Блок ввода\вывода SoC

60 Работа блока ввода\вывода с дифференциальным сигналом

61 Программируемые аналоговые интегральные схемы (ПАИС) Соотношение между сопротивлением (R) и зарядом (Q): - сопротивление это отношение напряжения (V) к току (I); - ток это скорость изменения заряда.

62 Конденсатор в ключевом режиме

63 Переключамый конденсатор как резистор Сопротивление обратно пропорционально емкости и частоте Отношение сопротивлений зависит только от отношения емкостей Резистор можно заменить конденсатором Особенности: - зависимость от частоты; - изменение фазы

64 Изменение фазы (знака сопротивления)

65 Настройка собственной частоты изменением частоты переключения

66 Дискретизация входного сигнала Входной и выходной сигналы обрабатываются в разные моменты времени Удобно для создания устройств дискретизации (напр. – АЦП)

67 Соотношение напряжений в схеме с переключаемыми конденсаторами

68 Переключаемые конденсаторы – базовый элемент ПАИС Они позволяют реализовывать: - изменение коэффициента усиления операционных усилителей; - регулировать скорость нарастания фронта сигнала; - выполнять фильтрацию аналогового сигнала; - создавать устройства дискретизации входного сигнала и т.д.

69 Простые ПАИС Схема простой ПАИС ispPAC10 фирмы Lattice Semi Позволяет создавать различные усилители, интеграторы, простые фильтры

70 Программируемый аналоговый блок (реализация фильтра)

71 Простые ПАИС (ispPAC20)

72 Простые ПАИС Специализированная ПАИС (ispPAC80) – предназначена для реализации ФНЧ 5-го порядка

73 Упрощенная схема ПАИС для реализации ФНЧ

74 Архитектура сложной конфигурируемой аналоговой матрицы фирмы Anadigm

75 Структура входной ячейки

76 Структура выходной ячейки

77 Структура конфигурируемого аналогового блока

78 Программируемые матрицы смешанной архитектуры В их состав обычно включают: - аппаратно реализованное процессорное ядро; - программируемые цифровые блоки; - программируемые аналоговые блоки; - специализированные блоки

79 Пример матрицы со смешанной архитектурой (PSoC5 фирмы Cypress)

80 Архитектура процессорного ядра

81

82 Встроенный блок ОЗУ

83 Блок интерфейса внешней памяти (EMIF)

84 Блок формирования тактовых частот

85 Сторожевой таймер

86 Структура блоков ввода/вывода

87 Массив программируемых цифровых блоков

88 Архитектура программируемого цифрового блока

89 Структура узла обработки данных

90 Пример настройки массива цифровых блоков

91 Встроенный контроллер шины CAN

92 Встроенный контроллер шины USB

93 Встроенный контроллер шины I2C

94 Встроенный блок конфигурируемого таймера

95 Массив программируемых аналоговых блоков

96 Сигма-дельта АЦП и АЦП последовательного приближения

97 Блок аналоговых компараторов

98 Режимы работы аналоговых ОУ

99 Программируемая аналоговая ячейка

100 Блок ЦАП

101 Интерфейс программирования и отладки JTAG