Метод снижения температурной зависимости временных задержек цифровых интегральных схем В.Ш. Меликян 1, Э.Г. Бабаян 1, А.Г. Арутюнян 2, Н.В. Меликян 1, Г.Е. Заргарян 1 1 ЗАО СИНОПСИС АРМЕНИЯ 2 Государственный инженерный университет Армении

2 ЗАО СИНОПСИС АРМЕНИЯ Содержание Введение Масштабирование напряжения Обратная температурная зависимость (ОТЗ) Подтверждение наличия ОТЗ Метод оптимизации напряжения питания ИС Оптимизация напряжения питания ИС Метод оптимизации напряжения питания ИС ОТЗ для цифровой ИС Заключение Литература

3 ЗАО СИНОПСИС АРМЕНИЯ Введение Проблемы в ИС повышение локальных температур увеличение задержек межсоединений Факторы дифференцированное масштабирование различных параметров и характеристик ИС масштабирование напряжения питания (U п ) и порогового напряжения (U пор ) интегрального МОП транзистора

4 ЗАО СИНОПСИС АРМЕНИЯ Температурная зависимость задержек Задержка распространения интегральной КМОП цифровой ячейки (T з.р. ) C н – емкость нагрузки; I с – ток стока транзистора во включенном режиме; U п – напряжение питания; U пор – пороговое напряжение; µ – подвижность носителей заряда; α – коэффициент насыщения

5 ЗАО СИНОПСИС АРМЕНИЯ Масштабирование напряжения Масштабирование U п ограничено требованиями надежности Уменьшение U пор интегрального МОП транзистора ограничено токами утечки Технология (нм) Напряжение (В) U пор UпUп

6 ЗАО СИНОПСИС АРМЕНИЯ Обратная температурная зависимость (ОТЗ) Задержка распространения интегральной КМОП цифровой ячейки (T з.р. ) При небольших значениях напряжения питания разница U п -U пор становится более чувствительной к изменениям Uпор

7 ЗАО СИНОПСИС АРМЕНИЯ Подтверждение наличия ОТЗ 0,0 0,2 0,4 0,6 0,8 1,0 1,2 Напряжение питания (В) 0,00 0,02 0,04 0,06 0,08 0,10 I с (mА) n-МОП при 25 o C n-МОП при 125 o C p-МОП при 25 o C p-МОП при 125 o C U нтк, n-МОП U нтк, p-МОП 0,0 0,2 0,4 0,6 0,8 1 Напряжение питания (В) 0,00 0,02 0,04 0,06 0,08 I с (mА) U нтк, n-МОП U нтк, p-МОП 1,2 90 нм 28 нм U ном

8 ЗАО СИНОПСИС АРМЕНИЯ ОТЗ стандартных цифровых ячеек Схема Функция Задержка (пс) Изменение (%) 25°C125°C INVX1Инвертор ,2+27,1 BUFFX8Повторитель ,1+5,1 NBUFFX8Повторитель ,1+6,5 NAND2X2И-НЕ ,2+28,5 …… ……… Схема Функция Задержка (пс) Изменение (%) 25°C125°C INVX1Инвертор 32,230,45,6 BUFFX8Повторитель 46,542,88,0 NBUFFX8Повторитель 30,630,31,0 NAND2X2И-НЕ 53,852,91,7 …… ……… 90 нм 28 нм SAED EDK 90 SAED EDK 28

9 ЗАО СИНОПСИС АРМЕНИЯ Метод оптимизации напряжения питания ИС Нахождение напряжения U нтк Интегральный МОП транзистор, функционирующий при таком напряжении имеет постоянный, температурно независимый ток стока Выбор единого U п ИС Естественно, невозможно обеспечить разные U п для разных цифровых стандартных ячеек, входящих в состав ИС

10 ЗАО СИНОПСИС АРМЕНИЯ Оптимизация напряжения питания Схема Оптим. напр. (В) Задержка (пс) Изменение (%) 25°C125°C INVX10,8132,936,1+8,86 BUFFX80,78273,2314,2+13,05 NBUFFX80,8197,4105,9+8,03 NAND2X20,8170,676,7+7,95 …… ……… 90 нм 28 нм Схема Оптим. напр. (В) Задержка (пс)Изменение (%) 25°C125°C INVX11,2122,8217,89 BUFFX81,2433,829,113,91 NBUFFX81,2821,019,28,57 NAND2X21,2337,432,313,64 ……………

11 ЗАО СИНОПСИС АРМЕНИЯ ОТЗ для цифровой ИС (1) Задержки критических путей процессора (около стандартных цифровых ячеек) -40 o C 25 o C 75 o C 125 o C 1 0,9 0,8 0,7 0,6 0,5 0,4 0,3 0,2 0,75 0,85 0,9 0,95 1 1,05 1,1 1,150,8 Задержка распространения (нс) Напряжение питания (В) U нтк

12 ЗАО СИНОПСИС АРМЕНИЯ ОТЗ для цифровой ИС (2) Задержка (нс) 1 0,9 0,8 0,7 0,6 0,5 0,4 0,3 0, Температура ( o C) ,0В 1,05В 1,1В 1,15В 1,2В 1,25В

13 ЗАО СИНОПСИС АРМЕНИЯ Увеличение потребляемой мощности Схема Номинальное напряжение питания (В) Оптимальное напряжение питания (В) Изменение задержек (%) Нормализованная потребляемая мощность (н Вт) Изменение задержек (%) Нормализованная потребляемая мощность (н Вт) INVX17,912,661.1 BUFFX812,11,04,251,7 NBUFFX88,61,21,871.4 NAND2X210,61,14,11,9 AND2X29,31,04,341,6 NORX29,61,31,392,0 XNORX25,21,42,52,1 …………… Отклонения величин задержек и потребляемой мощности при изменениях температуры

14 ЗАО СИНОПСИС АРМЕНИЯ Заключение Показано наличие обратной температурной зависимости временных параметров ИС и их компонентов от температуры. Предложен метод снижения влияния температурных изменений на быстродействие ИС Эффективность предложенного метода обоснована полученными результатами моделирования Уменьшение температурной зависимости достигается за счет увеличения потребляемой мощности

15 ЗАО СИНОПСИС АРМЕНИЯ Литература 1. Itoh K., Horiguchi M. Low-voltage scaling limitations for nano-scale CMOS LSIs // Solid- State Electronics. Elsevier, P Zhang L., Dick R.P. Scheduled voltage scaling for increasing lifetime in the presence of NBTI // Asia and South Pacific Design Automation Conference (ASP-DAC) P Filanovsky I.M., Bai B., Moore B. A CMOS voltage reference using compensation of mobility and threshold voltage temperature effects // 52nd IEEE International Midwest Symposium on Circuits and Systems (MWSCAS'09) P Drego N., Chandrakasan A., Boning D. Lack of spatial correlation in mosfet threshold voltage variation and implications for voltage scaling // IEEE Transactions on Semiconductor Manufacturing P Wu S.H., Tetelbaum A., Wang L.C. How Does Inverse Temperature Dependence Affect Timing Sign-Off //Emerging Technologies and Circuits, Springer P Andricciola P., Tuinhout H.P. The temperature dependence of mismatch in deep- submicrometer bulk MOSFETs // IEEE Electron Device Letters P Li X., Tong J., Mao J. Temperature-dependent device behavior in advanced CMOS technologies // International Symposium on Signals Systems and Electronics (ISSSE) P Synopsys' open educational design kit: capabilities, deployment and future / Goldman R., Bartleson K., Wood T., Kranen K., Cao C., Melikyan V., Markosyan G. // IEEE International Conference on Microelectronic Systems Education P HSPICE User Guide, Synopsys p.