Л е к ц и я 9 Boundary Scan (BS)– Периферийное сканирование

HDL&FPGA технологии проектирования КС 2 Предпосылки возникновения технологии BS: резко возросла цена погрешности изготовления печатных плит или монтажа устанавливаемых на них достаточно дорогих БИС (даже в случаях типичного изготовления). При этом произошло увеличение вероятности отказов, связанное с уменьшением физических размеров как контактных площадок для ножек БИС, так и других последствий высокоплотного размещения БИС на печатных подложках; изготовление ориентируется на многослойные печатные платы используются БИС с технологией SMD (surface mount device – элемент с поверхностным монтажем) и, как следствие, применяется двусторонняя установка элементов, контактные площадки (при числе контактов современных БИС, превышающим 500) размещаются под корпусом БИС (корпуса типа Ball Grid Array (BGA) и FineLine BGA); появилась возможность более широкого применения встраиваемых в БИС специальных тестирующих фрагментов (затраты на добавление тестирующих элементов существенно меньше затрат на настройку) При этом процедура разработки последовательности тестировании и организация процесса тестирования должны учитывать новые возможности современной элементной базы (в том числе специфические возможности микросхем программируемой логики).

HDL&FPGA технологии проектирования КС 3 Основные задачи метод граничного сканирования: проверки функциональной работоспособности БИС с помощью встроенных в них тестовых цепей; проверки качества соединений между контактами различных БИС, смонтированных на печатной плате; считывания или установки сигналов на выходных контактах БИС в штатном режиме работы БИС.

HDL&FPGA технологии проектирования КС 4 Тестирование на основании метода контактирующих щупов

HDL&FPGA технологии проектирования КС 5 Внешний вид печатной платы с БИС, поддерживающими метод граничного сканирования

HDL&FPGA технологии проектирования КС 6 Идея передачи тестовой информации на базе ячеек периферийного сканирования (BSC)

HDL&FPGA технологии проектирования КС 7 Выполнение тестовых процедур предполагает совместную работу трех основных компонентов: источника тестовых команд и данных (тестового прибора - ТП), которым обычно является программа ПК или БИС (тестирующая), располагаемая непосредственно на тестируемой плате. Этот же ПК или тестирующая БИС также выступает и в качестве анализатора результатов тестирования; механизма информационной связи между тестируемыми БИС и ТП Он предусматривает последовательное перемещение тестовых команд и данных от выходных цепей ТП через цепочку последовательно соединенных тестируемых БИС к входной цепи ПК; транспортный механизм схем управления JTAG-интерфейсом, встроенных в каждую тестируемую БИС и обеспечивающих соответствующую интерпретацию BSC- ячейками тестовых команд ТП. Если предполагается тестирование работоспособности внутренних схем отдельных БИС печатной платы, то в архитектуру БИС должны быть дополнительно встроены аппаратура и специальные тестовые процедуры самотестирования (BIST - Built In Self Test). Тогда запуск этой процедуры (автоматически при включении питания или/и по подаче внешней команды) позволит судить о работоспособности внутренних схем БИС. Информация об исправности или неисправности БИС будет предаваться по линиям JTAG-интерфейса.

HDL&FPGA технологии проектирования КС 8 Контакты порта доступа JTAG-интерфейса: TCK (Test Clock Input) синхронизация передачи данных и команд; TMS (Test Mode Select) выбор режима передачи (считывается по переднему фронту ТСК); TDI (Test Data Input) вход данных и команд (считываются по переднему фронту ТСК); TDO (Test Data Output) выход данных, команд или состояния (считываются по заднему фронту ТСК); TRST (Test ReSeT) сброс в исходное состояние контроллера (ТАР Controller). Транспортный механизм JTAG-интерфейса

HDL&FPGA технологии проектирования КС 9 Организация БИС, использующей метод граничного сканирования

HDL&FPGA технологии проектирования КС 10 Структура JTAG-цепочки Устройство управления JTAG-цепочкой может через TMS и TCK устанавливать автоматы ТАР-контроллеров всех БИС в любое требуемое состояние: исходное состояние, загрузка заданных команд в БИС цепочки, загрузка требуемых данных в регистры или чтение данных из них.

HDL&FPGA технологии проектирования КС 11 Механизм граничного сканирования определяется организацией сканирующих BSC- ячеек. Они обеспечивают реализацию перечисленных ниже режимов: режимы самотестирования БИС, режимы программирования или чтения внутрисхемных ЗУ и т. д. В этих режимах внешние контакты отключаются от внутренних схем БИС, внутрь которой передается информация из BSC-ячеек. Информация соответствует поступившим из JTAG-цепочки командам или данным. Дальнейшая последовательность действий определяется поступившей командой и, в частности, может соответствовать фиксации в ячейках BSC результирующей информации, которую также можно передать в JTAG- цепочку. режимы тестирования соединения БИС между собой. В этом режиме, так же как и в предыдущем случае, внешние контакты отключаются от внутренних схем БИС. Однако, в отличие от предыдущего режима, информация из BSC-ячеек поступает не внутрь БИС, а наружу на ее внешние выходные контакты. Фиксация в ячейках BSC сигналов, поступивших на входные (или двунаправленные) контакты, позволяет судить о наличии или отсутствии реального соединения соответствующей группы контактов. Анализ этой информации осуществляется тестирующим прибором путем ее передачи по JTAG-цепочке. режим тестирования штатной работы БИС. В этом режиме сохраняется требуемое соединение внешних контактов БИС и внутренних схем кристалла. Фиксация в ячейках BSC значений сигналов от всех контактов БИС (в задаваемый из JTAG-цепочки момент времени) и последующая их передача в тестирующий прибор позволяет проектировщику получить интересующую его информацию. Значения внутренних сигналов тестируемой системы становятся известными без организации физического доступа к контактам контролируемых БИС.

HDL&FPGA технологии проектирования КС 12 Основные узлы BS: ячейка граничного сканирования (BSC) регистр команд (IR), регистр пропуска (Bypass), регистр данных (DR), выходной мультиплексор (MUX) и контроллер управления (ТАР Controller).

HDL&FPGA технологии проектирования КС 13 Структура сканирующей BSC-ячейки

HDL&FPGA технологии проектирования КС 14 Структура устройства управления граничным сканированием

HDL&FPGA технологии проектирования КС 15 Структура платы, разработанной по технологии BST

HDL&FPGA технологии проектирования КС 16 Команды граничного сканирования Диаграмма состояний автомата контроллера

HDL&FPGA технологии проектирования КС 17 В диаграмме состояний можно выделить четыре базовых фрагмента: состояние TEST-LOGIC_RESET (сброс логики тестирования); RUN-TEST\IDLE (состояние ожидания или выполнения внутренних тестов); режим управления вводом/выводом данных (семь состояний от SELECT DR- SCAN до UPDATE-DR); режим управления вводом команд и чтения состояния (семь состояний SELECT-IR-SCAN до UPDATE-IR).

HDL&FPGA технологии проектирования КС 18 Поток данных для инструкции Preload

HDL&FPGA технологии проектирования КС 19 Поток данных для инструкции Extest

HDL&FPGA технологии проектирования КС 20 Поток данных для инструкции Sample

HDL&FPGA технологии проектирования КС 21 Команды периферийного сканирования ПЛИС типа Virtex

HDL&FPGA технологии проектирования КС 22 Структура периферийного сканирования ПЛИС типа VIRTEX

HDL&FPGA технологии проектирования КС 23 Последовательность бит ПС

HDL&FPGA технологии проектирования КС 24 Идентификационные коды, присвоенные кристаллам серии VIRTEX

HDL&FPGA технологии проектирования КС 25 Язык BSDL позволяет: создавать определяемые пользователем имена для описания команд сканирования и групп данных; объединять отдельные биты тестовых последовательностей в легко управляемые подмножества битов с назначаемыми пользователем именами; задавать условия разнообразных изменений, определяя свойства цепочек сканирования (статических, динамических или внешних относительно UUT).

HDL&FPGA технологии проектирования КС 26 Организация поддержки тестирования Требуемая технология должна удовлетворять ряду важнейших требований: САПР должна начинать работу с уровня регистровых передач и подключаться к основному описанию для совместного синтеза; при разводке синтезируемые для теста фрагменты должны хорошо интегрироваться с физическими проектными средствами; тестовые фрагменты должны позволять синтезировать DFT с полной оптимизацией по «поденным ограничениям.

HDL&FPGA технологии проектирования КС 27 Последовательность разработки пригодного к тестированию ASIC- или SOPC-проекта

HDL&FPGA технологии проектирования КС 28

HDL&FPGA технологии проектирования КС 29 Этапы, связанные с разработкой и использованием специального оборудования: макетирование проекта, изготовление опытной серии образцов, изготовление серийных образцов, модификация и замена внешних версий изделия.

HDL&FPGA технологии проектирования КС 30 Ключевые моменты тестирования аппаратуры: средства тестирования проекта (верификация, наблюдаемость); средства тестирования создаваемой БИС; выпуск пригодных к тестированию приборов и средств их тестирования; генерация и контроль тестового оборудования; генерация тестовых последовательностей.