Разработка 4-х канального контроллера оперативной памяти DDR3 SDRAM с интерфейсом AXI Студент: Кожин А.С., ФРТК, 515 гр. Научный руководитель: д.т.н., проф. Сахин Ю.Х.

Сравнение показателей пропускной способности памяти ПроцессорКол- во ядер Частота ядра / частота памяти МГц Тип памяти Кол-во каналов Суммарная пропускная способность, Гбайт/с Эльбрус-S1 E500 / 250DDR СБИС МП (Кубик-ку) 2 E + 4 DSP 500 / 400DDR ,8 Следующий МП (Кубик-2) 4 E* + 4 DSP / 800DDR ,2 в 2 раза больше ядер в 2 раза выше частота ядра в 2 раза выше частота памяти в 2 раза больше каналов памяти XX= 4 =

Постановка задачи Разработка 4-х канального контроллера оперативной памяти DDR3 SDRAM Автономное тестирование Предварительный синтез устройства

Основные требования Поддержка стандарта DDR3 SDRAM Интерфейс с системой – AMBA AXI Интерфейс с физическим уровнем – DFI Поддержка нескольких частотных режимов Масштабируемость

Структурная схема PHY – покупной физический уровень SysRegs – блок системных регистров MC_top – 4-х канальный контроллер памяти MC_ch – независимый канал

Поддержка стандарта DDR3 SDRAM Изменение длины пакета данных на лету Инициализация настроек памяти Тайминг Адресация и интерливинг Калибровка памяти – исследуется Режим энергосбережения (Self-Refresh) – исследуется

Интерфейс с системой AMBA AXI Преимущества: –Открытый стандарт –Простота и универсальность –Работа с устройством как с IP-блоком Упрощает отладку и замену на поведенческую модель –Отсутствие критических путей Буферизация команд Отсутствие комбинационных петель Сложности адаптации: –Реализация буфера данных записи –Поддержка операции Чтение-Модификация-Запись

Интерфейс с системой Буфер данных записи Упрощение, двухпортовая блочная память Масштабируемость числа каналов памяти –Свой для каждого канала Устранение критических путей –Запись через AXI –Находится близко от ядра контроллера Доступ к общему каналу данных записи через арбитр с круговым приоритетом Эльбрус-S, СБИС МП Массив регистров Общий для двух каналов Сложность Требует много ресурсов Переход к AXI Один канал записи

Интерфейс с физическим уровнем DFI DFI (DDR PHY Interface): –Открытый стандарт, простота –Совместная разработка ARM, Intel, Samsung, Synopsys и др. –Частота контроллера в 2 раза ниже частоты памяти без потери производительности

Интерфейс с физическим уровнем Циклы команды Две команды за такт контроллера памяти, значима только одна (в режиме 2T обе) Указание о задержке команды на один такт памяти Подстройка данных в самом физическом уровне с учетом загруженных параметров памяти

Интерфейс с физическим уровнем Формирование команды cmd-to-cmd 7 тактов DDR clock

Домены синхронизации Структура

Домены синхронизации Проблемы Системный домен (System domain) – 800/1000 МГц Домен оперативной памяти (DDR domain) – 800, 666, 533, 400 МГц Домен ядра контроллера (MC domain) – частота в 2 раза ниже частоты памяти

Домены синхронизации Метки пересинхронизации Схема разработана для СБИС МП Учет положения фронта высокой частоты относительно фронта низкой частоты Некратные фиксированные соотношения частот Минимальная задержка передачи

Домены синхронизации Блоки согласования clabels – блок формирования меток mc_int – интерфейсный модуль с системой

Масштабируемость Основные параметры: –Число каналов памяти –Размер буфера запросов и планировщика –Размер буфера данных записи Оптимальная настройка контроллера с точки зрения производительности и синтеза. Буфер запросов и планировщик

Синтез устройства Технология 40 nm, существенный вклад соединительных проводов в общую задержку Синтез в топологическом режиме Занимаемая площадь для различных конфигураций: Количество ячеек буфера запросов и планировщика Площадь 1-го канала 0,11 мм 2 0,14 мм 2 0,25 мм 2

Результаты Разработано Verilog-описание контроллера памяти DDR3 SDRAM и механизмы его взаимодействия с системой Проведено автономное тестирование Выполнен синтез устройства с различными параметрами для нахождения оптимального соотношения производительности и используемых ресурсов Минимальное время доступа в память 45 нс

Спасибо за внимание!