МИНИСТЕРСТВО ОБРАЗОВАНИЯ РОССИЙСКОЙ ФЕДЕРАЦИИ МОСКОВСКИЙ ФИЗИКО - ТЕХНИЧЕСКИЙ ИНСТИТУТ (государственный университет) Устройство управления вещественного.

Презентация:



Advertisements
Похожие презентации
Выполнил: Желнин С.В. Научный руководитель: Фельдман В.М.
Advertisements

1 Лекция 4 ФУНКЦИОНАЛЬНАЯ И СТРУКТУРНАЯ ОРГАНИЗАЦИЯ ЭВМ Информатика 2 Министерство образования и науки Российской Федерации Казанский государственный технический.
Разработка контроллера обрабатываемых запросов кэш памяти третьего уровня микропроцессора "Эльбрус-4С+" Студент: Кожин Евгений, группа 713 Научный руководитель:
Лекция 4. Режимы работы микропроцессора. Взаимодействие микропроцессора с остальными устройствами Взаимодействие МП с остальными устройствами МПС происходит.
Разработка устройства предсказания переходов в микропроцессоре МЦСТ-4R Выполнил: Фёдоров В.В. Научный руководитель: Волин В.С.
Московский физико-технический институт (государственный университет) Факультет радиотехники и кибернетики Кафедра информатики и вычислительной техники.
Магитстрально- модульное построение компьютера. архитектурой ЭВМ называется описание структуры и принципов работы компьютера без подробностей технической.
Организация обмена информацией Функции устройств магистрали.
Теория компиляторов-2. Л.31 Теория компиляторов Часть II Лекция 2.
Магистерская диссертация Выполнил Кощеев Михаил Научный руководитель: Хлобыстов Владимир Тимофеевич Устройство сложения чисел с плавающей точкой в микропроцессоре.
Адаптация буферизующего коммутатора данных МП «Эльбрус-S2» Студент: Рогов А.С., ФРТК, 613 гр. Научный руководитель: Костенко В.О. Выпускная квалификационная.
Лекция 6. Способы адресации в микропроцессорных системах.
Студент: Перов Д.Ю., ФРТК, 816 группа Научный руководитель: д.т.н. Сахин Ю.Х.
Разработка интерфейса между системным коммутатором и контроллером памяти с использованием протокола AXI Выпускная квалификационная работа на соискание.
Разработка контроллера встроенного интерфейса AXI в составе системы на кристалле «Эльбрус-S2» Студент: Поляков Н.Ю., ФРТК, 515 гр. Научный руководитель:
Расширение возможностей МП «Эльбрус» по обработке вещественных чисел в арифметических каналах ядра студент 515 группы Поляков Н.Ю. научный руководитель.
Выполнил: Петрыкин Д.А., ФРТК, 613 гр. Научный руководитель: Слесарев М.В. Выпускная квалификационная работа.
Научный руководитель: Кожин А.С. Студент: Лавров А.В, ФРТК 816 гр.
Система команд процессора. Система команд процессора включает в себя четыре основные группы команд: команды пересылки данных; арифметические команды;
1 Микропроцессорная система. 2 Особенности микропроцессорных систем Гибкая логика работы меняется в зависимости от задачи; Универсальность может решать.
Транксрипт:

МИНИСТЕРСТВО ОБРАЗОВАНИЯ РОССИЙСКОЙ ФЕДЕРАЦИИ МОСКОВСКИЙ ФИЗИКО - ТЕХНИЧЕСКИЙ ИНСТИТУТ (государственный университет) Устройство управления вещественного канала в микропроцессорном ядре СнК МЦСТ – 4R Выполнил: Уткин С.Ф. Научный руководитель: Хлобыстов В.Т.

Основные функции устройства управления: - Анализ конфликтов по записи в FRF и FSR - Анализ готовности операндов для запускаемой команды - Анализ исключительных ситуаций - Формирование блокировок -Управление записью в FRF и FSR

Вещественный канал в микропроцессоре МЦСТ-R500

Обоснование необходимости новой схемы: реализация точных прерываний Регистровый файл расширен новые исполнительные блоки VIS и MAC Дополнительных порт чтения регистрового файла Изменение длинны конвейера Отсутствие очереди команд Изменения при обработке команд загрузки

События, возникающие во время работы: Стадия D: - Команда приходит из декодера -Анализ адресных зависимостей -Управление мультиплексорами операндов - Чтение операндов из FRF E0 E1 E2 E3 E4 W Стадия E0: -в исполнительные устройства передаются операнды и код операции -данные команды Store передается в INTc -формирование блокировок фазы E -в Intc(alu0) передается выбранный fcci и его значимость для схемы анализа условий переходов и пересылок Стадия E1: -результат анализа условий для пересылок передается из Intc (alu0) в FPA Стадия E2: -все исполнительные устройства выдают сообщение о наличии прерывания на запущенной операции -результат операции FLD (hit) из DC - MISS операции LOAD/STORE Стадия E3: - trap из MU для FLD/FST - фаза записи результатов FLD в FRF -фаза записи в регистр FSR - по операциям LDFSR - результат операции FLD (hit) из DC доступен следующей операции через байпас -закончена операция в устройстве FPA -атрибуты операции FDIV передаются на хранящий регистр операции FDIV Стадия E4: -подключение результатов устройств к регистру W -закончена операция в устройстве FMUL, ее результат доступен следующей операции через байпас -результат операции FPA доступен следующей операции через байпас D Стадия W -фаза записи результатов операций в FRF, доступна следующей операции через байпас

Операции загрузки : - Информация о командах и возможных конфликтах хранится в специальных scoreboarding регистрах. - В ядре реализовано out-of-order выполнение команд load - Одновременно может обрабатывать до 4 команд загрузок. - Команда блочной загрузки прикреплено в первому scoreboarding регистру. На время выполнения команды блокируется выполнение других команд.

Блокировки в конвейере : Структурные конфликты Конфликты по данным Конфликты по управлению Устройство FDIV частично конвейерное Разная длительность выполнения команд Один порт по записи для команд (второй порт записи в rf только для команд load) Сравнения адресов операндов с адресами запущенных команд в конвейере Длинный конвейер позволяет избежать конфликты управления Ожидание записи в FSR после команды LDFSR

Ускоренная передача результата (bypass): - на фазе D операнды считываются из RF или приходят по схемам байпаса - на фазе E0 только по схемам байпаса - байпас осуществляется с точностью до 32 разрядов

Плавающий канал в микропроцессоре МЦСТ- 4R

Результаты: Разработано rtl описание устройства управления плавающего канала Устройство протестировано с использованием функциональной модели системы команд и эталонной модели на SystemC Синтез устройства на библиотеке low power 90нм: Area нм ² Задержка нс