ВЯТСКИЙ ГОСУДАРСТВЕННЫЙ УНИВЕРСИТЕТ «Роль ВятГУ в развитии биотехнологии Кировской области» Пименов Евгений Васильевич II Международная конференция биотехнологов «Международное сотрудничество и развитие биотехнологий в Кировской области» Министерство образования и науки Российской Федерации Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования «Вятский государственный университет»

АРИФМЕТИЧЕСКИЙ ПЛИС-УСКОРИТЕЛЬ С РЕКОНФИГУРИРУЕМОЙ МИКРОАРХИТЕКТУРОЙ аспирант Осинин Илья Петрович, д.т.н., профессор Князьков Владимир Сергеевич ФГБОУ ВПО «Вятский государственный университет»

Концепция, способы и особенности выполнения арифметических операций в однородном модулярно- систолическом процессоре - Реконфигурируемость микроархитектуры операционной части процессора за счет динамической настройки вычислительных ядер на выполнение требуемого набора арифметико-логических операций: сложение, вычитание, умножение, деление и так далее; - все арифметические операции реализуются с использованием конвейерной техники вычислений; - скорость выполнения всех операций обеспечена на частоте базового элемента; - обеспечена поддержка вычислений в форматах данных 32,- 64, разрядными числами с фиксированной запятой за счет обеспечения возможности динамического конфигурирования операционной части – разбиения среды на независимые процессорные ядра, причем, «влет»: а) одного 128- разрядного ядра процессора; б) двух 64- разрядных процессорных ядер; в) четырех 32- разрядных процессорных ядер; - за счет реконфигурации микроархитектуры однородной вычислительной среды процессорных ядер обеспечиваются также и выполнение всех арифметических операции в традиционной позиционной системе счисления; - обеспечиваются аппаратные преобразования кодов чисел из ППС в СОК и наоборот со скоростью работы ядер процессора.

Схема структурная процессора Процессор состоит их четырех ядер, каждое из которых ведет параллельную обработку информации в базисе модулярной арифметики по пяти основаниям.

Ядро 1Ядро 2Ядро 3Ядро 4Ядро 1Ядро 2Ядро 3Ядро 4Ядро 1Ядро 2Ядро 3Ядро 4 Поддерживаются вычисления с форматами данных 32,- 64, разрядными числами с фиксированной запятой за счет обеспечения возможности динамического конфигурирования операционной части: а) одного 128- разрядного ядра процессора; б) двух 64- разрядных процессорных ядер; в) четырех 32- разрядных процессорных ядер.

Схема структурная ядра процессора КЭШ память процессора поддерживает режим 96- кратного расслоения памяти. Поддерживается режим параллельной работы КЭШ памяти с четырьмя потоками данных. Поддерживается триальный режим работы КЭШ памяти с динамическим переключением банков.

Реконфигурируемость микроархитектуры операционного устройства обеспечивает динамическую настройку вычислительных ядер на выполнение арифметико-логических операций: сложение, вычитание, умножение, деление нацело и т.д. Схема структурная вычислительного ядра

Все арифметические операции реализуются с использованием конвейерной техники вычислений Пример реализации операции вычитания по модулю 5

Схема структурная базового элемента Скорость выполнения арифметическико-логических операций обеспечена на частоте работы базового элемента: T БЭ =t DFF +max{t AND ;t XOR }.

Обеспечиваются аппаратные преобразования кодов чисел из ППС в СОК и наоборот со скоростью работы ядер процессора. Схема структурная преобразователя кодов ПСС-СОК

Техническая реализация прототипа процессора Работоспособность прототипа подтверждается результатами моделирования функциональных схем процессора в САПР Quartus II Web Edition фирмы Altera

12 Техническая новизна 1.Устройству присущ как параллелизм уровня вычислительных модулей, осуществляющих независимую обработку вычетов, так и конвейерный параллелизм внутри каждого вычислительного модуля 2. В конвейерном режиме результат любой арифметический операции доступен каждый такт работы ядра 3. Скорость выполнения всех операций равна скорости срабатывания одного логического элемента

13 Техническая новизна 4.Регулярность структуры позволяет легко наращивать количество оснований, по которым ведутся вычисления, в случае расширения диапазона представления чисел 5. Становится возможным реализовать вычисления с переменной разрядностью операндов, выделяя для этого группы вычислительных модулей