Семинар 1 Архитектура интегральных схем с программируемой структурой (ПЛИС) Список литературы: Угрюмов Е. П. Цифровая схемотехника: Учеб. Пособие для вузов. – 2-е изд., перераб. и доп. – СПб.: БХВ-Петербург, – 800 с.: ил. Грушвицкий Р. И., Мурсаев А. Х., Угрюмов Е. П. Проектирование систем на микросхемах с программируемой структурой, БХВ- Петербург, 2006, 708 с. Karen Parnell and Nick Mehta Programmable Logic Design Quick Start Handbook, Xilinx Inc., 2004 Spartan-3 FPGA Family: Complete Data Sheet. Xilinx Inc. XC9500 CPLD Family: Complete Data Sheet. Xilinx Inc.

Классификация ИС по способу обеспечения функциональности

Основные преимущества использования ПЛИС 1 Простота проектирования 2 Низкая стоимость разработки 3 Малое время проектирования 4 Сокращение пространства ПП. 5 Более низкая стоимость в с равнении с использованием отдельных МС средней степени интеграции 6 Более продолжительное обращение продукта на рынке, за счет возможности перепрограммирования. 7 Возможно создание динамически реконфигурируемых устройств. К недостаткам можно отнести более низкую скорость работы в сравнении с ASIC, а также нерентабельность использования в крупносерийном производстве.

1 - Макроячейки; 2 - Буферные ячейки; 3 - Внешние контактные площадки. Структура базовых матричных кристаллов Типовые структуры макро ячеек 1 - Базовые ячейки (БЯ); 2 - Промежутки между БЯ для прокладки трасс (транзитные соединения).

Программируемые логические матрицы

Программируемая матричная логика

Эволюция ПЛИС

Классификация ПЛИС по типу программируемых связей

Архитектура сложных программируемых логических устройств (CPLD)

Архитектура ПЛИС семейства кристаллов XC9500.

Функциональный блок CPLD (на примере XC9500)

Макроячейка (на примере XC9500)

Распределитель термов

Увеличение функциональности распределитель термов CPLD

Программирование распределителя термов CPLD

Схема распределения тактовых сигналов (на примере XC9500)

Программируемые вентильные матрицы (FPGA)

Пример архитектуры FPGA (Spartan 3)

Пример структуры логических блоков FPGA (Spartan 3)

Конфигурируемые логические блоки с памятью (Spartan 3)

Организация логического блока с памятью в Spartan 3

Блок управления синхронизацией (Spartan 3)

Устройство коррекции расфазирования синхросигналов (Delay Locked Loops)

Способы подключения устройств к DLL

Сеть распределения синхросигналов (Spartan 3)

Блок ввода/вывода FPGA Регистр DDR

Схема управления выходом с третьим состоянием

Устройство управления выходом

Устройство управления входом

Матрица коммутации КЛБ

Архитектура ПЛИС типа SOPC Варианты реализации библиотечных блоков: Soft - ядра. Firm - ядра. Hard – ядра. Назначение ядер: Память (ОЗУ, FIFO, кэш-память, …). АЛУ (умножители, …). Интерфейсная логика (JTAG, PCI, SPI, UART, …). МП и МК.