ПОДСИСТЕМА ВВОДА-ВЫВОДА 1

Обмен данными в параллельном коде с программным квитированием 2 В состав устройства ввода данных входят: буфер данных БД, при активизации которого сигналом чтения данных ЧтД= 1 происходит ввод данных в процессор; => буфер состояния БС, при активизации которого сигналом чтения состояния ЧтС = 1 в процессор вводится сигнал ГтВУ. При ГтВУ = 1 процессору разрешено вводить данные; => триггер подтверждения ТПт, предназначен для формирования сигнала подтверждения Пт о том, что данные микропроцессором введены; => дешифратор Дш и логические элементы (ЛЭ) 1, 2, 3 ИЛИ-НЕ, формирующие сигналы для управления БД, БС и ТПт.

Обмен данными в параллельном коде с программным квитированием 3

Обмен данными в параллельном коде с аппаратным квитированием 4 Сигнал подтверждения формируется аппаратно посредством триггера

Синхронный последовательный обмен 5 В состав контроллера входят: => 8-разрядные буферный регистр данных РД и сдвигающий регистр; => триггер состояния Т, фиксирующий значение флага вывода ФВыв; => буфер состояния БС, предназначенный для опроса ФВыв; => дешифратор адреса Дш и логические элементы ИЛИ-НЕ, обеспечивающие доступ к триггеру состояния Т при опросе контроллера и к буферному регистру РД при записи байта данных; => трехразрядный счетчик и элемент И, предназначенные для формирования синхроимпульсов СИ.

Синхронный последовательный обмен 6

Асинхронный последовательный обмен 7 Первым в сигнале располагается стартовый бит (старт-бит), имеющий нулевое значение. Далее следуют биты (от 5 до 8) слова данных D6...D0, начиная с младшего бита D0. Слово данных сопровождается битом контроля четности (БКЧ), фиксирующим четное (0) или нечетное (1) число единиц в слове. Замыкают сигнал один или два стоповых бита (стоп-бита) со значениями 1. Используется потенциальный способ кодирования, при котором каждый бит занимает временной интервал, равный периоду синхроимпульсов.

Асинхронный последовательный обмен 8 В состав контроллера входят: => 8-разрядные буферный регистр данных РД и сдвигающий регистр; => триггер состояния Т, фиксирующий значение флага вывода ФВыв: при ФВыв = 1 микропроцессору дано разрешение на вывод байта данных в РД; => буфер состояния БС, предназначенный для опроса ФВыв; => дешифратор адреса Дш и элементы ИЛИ-НЕ, обеспечивающие доступ к триггеру состояния Т при опросе и к буферному регистру РД при записи байта данных; => счетчик по модулю 10 и элемент ИЛИ-НЕ для фиксации состояния счетчика (ФСС); => делитель частоты ДЧ на 16.

Асинхронный последовательный обмен 9

СПАСИБО ЗА ВНИМАНИЕ